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建模结果显示，该架构能够用于构建6T SRAM单元以及NOT（非门）、NAND（与非门）、NOR（或非门）等逻辑单元，其中6T SRAM位（bit）单元面积达0.0094 μm²，相比N3缩小52.7％，相比A7 CFET设计缩小19％。