随着先进制程向1nm及以下节点推进，传统GAA纳米片晶体管在漏电、迁移率、寄生电阻及制造工艺波动等方面面临日益严峻的挑战。当地时间9月29日，全球前三的晶圆制造设备厂商泛林集团（Lam Research）提出一种自对准互补场效应晶体管（SA-CFET）架构，目标是将CMOS晶体管继续推进至10 Å（1nm）及以下节点。
SA-CFET架构的核心在于三个自对准工艺模块：SA-BPR（自对准埋入式电源轨）、SA-CT（自对准触点）和SA-TSV（自对准硅通孔）。该架构采用非金属栅极切割设计和中间介质隔离（MDI）实现功函数分离，同时保持与N3规范（42nm接触栅极间距、21nm金属间距）的兼容性，将原本对套刻精度要求极高的工艺步骤转化为自对准工艺，以降低制造难度。
泛林集团Semiverse Solutions团队利用SEMulator3D数字孪生工艺建模，对SA-CFET架构进行了工艺流程和器件结构验证。建模结果显示，该架构能够构建6T SRAM单元以及NOT、NAND、NOR等逻辑单元，其中6T SRAM位单元面积达0.0094 μm²，相比N3缩小52.7％，相比A7 CFET设计缩小19％。验证还表明，该架构无需在单个鳍片内部进行金属栅极分割，可简化工艺流程，完整的三维互连网络也通过了数字孪生仿真验证，所有关键触点层均具有至少10nm的套刻窗口，仿真中未出现开路或短路故障。
当前，先进硅基GAA纳米片架构在栅极长度缩短后面临源漏隧穿效应增强、漏电增加等问题，沟道进一步减薄则可能引发迁移率下降和表面散射。同时，接触电阻和寄生电阻更加突出，制造过程中的尺寸与位置偏差对10 Å以下节点良率的影响也更为显著。仅靠缩小有源区、栅极及金属互连间距来提升纳米片晶体管密度已越来越困难。CFET通过垂直堆叠NMOS和PMOS，在不单纯依赖平面尺寸缩减的情况下提高晶体管密度，但其自身存在金属栅极隔离复杂、接触区域拥挤等集成难题。泛林集团提出的SA-BPR、SA-CT及SA-TSV模块旨在扩大边缘放置误差窗口，缓解CFET垂直堆叠结构中的接触拥挤问题，提高工艺裕度。
比利时微电子研究中心（imec）在今年7月发布的制程路线图中预测，2038年有望实现0.3纳米（A3）等级工艺，并明确指出CFET垂直堆叠架构是突破物理极限、延续摩尔定律的核心方案。imec在9月的CFET研究更新中进一步指出，从A7逻辑节点开始，行业可能转向基于CFET的晶体管架构，以支持4.5轨及以下的标准单元高度。
需要指出的是，上述结果来自数字孪生工艺建模和设计验证，并不意味着SA-CFET已进入量产阶段。泛林集团表示，该架构所采用的多道自对准工艺在设计规则方面可达到与当前或传统半导体制造工艺相近甚至更宽松的水平，同时在SRAM面积和CFET集成方面展现出优势，为10 Å及以下节点的CMOS缩放提供了一种潜在架构方案，但距离实际量产验证仍有待后续硬件数据支撑。
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