9月4日，一篇发布于ChinaXiv的预印本论文《华为τ（韬）芯片本该过热烧毁？》对外公开，华为工程师何庭波详细披露了τ（韬）定律的底层原理，并放出麒麟2026芯片的实测数据。数据显示，麒麟2026在单代迭代中实现晶体管密度从1.55亿/平方毫米提升至2.38亿/平方毫米，增幅达55％，这一提升幅度相当于过去三年依靠传统工艺微缩取得的全部成果。
传统摩尔定律依靠缩小晶体管几何尺寸实现性能迭代，而受外部条件限制，华为无法继续沿用EUV极紫外光刻向下推进制程。华为选择跳出空间缩放的固有路线，开创τ缩放定律，不再一味缩小晶体管，转而压缩信号在芯片内部传输的特征延迟τ（韬）。逻辑折叠（LogicFolding）是该理论的核心落地技术，依托3D混合键合工艺，将原本平铺在平面的电路拆分为多层垂直堆叠的硅片裸片，依靠微米级垂直互连桥接各层电路，将芯片内部漫长的水平走线替换成距离极短的垂直跳转。
不同于常规封装工艺，华为将混合键合视作晶圆级器件制造工序。麒麟2026实现1.5μm键合节距，拥有5000万根垂直互连；下一代麒麟2027已达成1μm键合节距，垂直互连数量突破1亿根。预计三年内，将实现720nm顶层金属节距，做到1亿以上垂直互连。麒麟2026是首款落地逻辑折叠的移动SoC。
按照行业固有认知，晶体管密度大幅提升必然伴随功率密度和芯片温度飙升，但实测结果截然相反。在同等性能测试条件下，对比前代平面架构麒麟9030 Pro，麒麟2026的NPU功耗下降66％，GPU功耗下降58％，CPU性能大核功耗下降41％。在晶体管数量暴涨的同时，完成同等工作的芯片工作温度更低。
论文解释了这一反常识现象的核心原因：芯片绝大部分能耗并非消耗在晶体管自身的计算运算上，而是消耗在金属走线的数据搬运。逻辑折叠大幅缩短信号走线长度，直接削减占据功耗大头的互连电容开销。走线缩短带来电容层面的功耗缩减，同时走线变短后，电路可进一步降低工作电压；动态功耗与电压平方成正比，由此带来幅度更大的功耗收益。
从各模块实测数据来看，数据搬运越密集、并行度越高的模块，逻辑折叠收益越显著。作为AI算力核心的NPU，保持29 TOPS算力不变，频率降低63％，电压从0.85V降至0.55V，功率密度下降73％。DSP模块则出现差异化表现：麒麟2026的DSP总功耗下降25％，但芯片面积缩减40％，单位面积功率密度反而上涨24％；迭代后的麒麟2027已解决该问题，在功耗下降47％的同时，功率密度也优于平面架构芯片。
CPU大核由于存在大量不可并行的串行计算任务，功耗收益相对有限，仅取得41％功耗降低。论文指出，低并行度CPU核心实现完整逻辑折叠需要EDA工具迭代和漫长验证，属于系统性工程。麒麟2026已实现3.1GHz大核频率，未来3至5年，随着键合工艺和堆叠层数持续升级，目标是将CPU核心频率推向5GHz以上。
逻辑折叠还给芯片带来双重工作模式。除等性能下省电低温外，开启涡轮增压模式时，麒麟2026的NPU算力可达70 TOPS，相比前代提升141％，GPU帧率提升42％。系统可根据场景在极致省电与极限性能之间灵活切换。在热设计层面，华为采用选择性折叠，结合热感知布局，交错排布高温、低温逻辑模块，规避热点上下层直接叠加，热量既可多层分摊，也能优先横向扩散，晶体管结温被控制在安全区间。
文章同时类比软件工程领域的阿姆达尔定律，提出硬件侧的对应思想：芯片串行逻辑占比有限，大部分电路可牺牲单线程速度换取大规模并行。软硬件协同调度，将任务更多分发到大量并行小核，减少大核的串行负载，充分释放折叠架构的功耗优势，这也是系统-工艺协同优化（STCO）的核心理论根基。论文同时指出，τ是时间缩放定律，不等于天然低功耗，折叠架构既可低电压低温运行，也可拉高频率换取更强性能，低温是工程师主动做出的取舍。
逻辑折叠技术路线若持续验证成功，可能为半导体行业在先进制程受限条件下提供一条替代性演进路径。每一代芯片获取折叠带来的时间裕量后，再将其转化为功耗或性能收益，循环往复推动芯片进步，这一技术方向值得行业持续关注。
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