2026年3月，英伟达在GTC大会上正式发布Vera CPU，将其定位为面向AI智能体、强化学习和数据处理的新一代处理器。与当前高性能服务器CPU普遍采用Chiplet（多芯粒）设计的主流趋势不同，Vera CPU选择将88个CPU核心、统一L3缓存和片上互连集成在同一块计算裸片上，采用单片计算裸片架构。这一设计选择在业界引发关注：在Chiplet逐渐成为主流的背景下，英伟达为何走向一条不同的技术路线。
根据英伟达Vera团队披露的信息，Vera CPU将88个Olympus CPU核心、164MB统一L3缓存以及第二代可扩展一致性互连架构（SCF）集成在同一块计算裸片上。SCF负责连接CPU核心与共享缓存，片上双向带宽最高达到3.4TB/s。内存和I/O子系统则由相邻的独立裸片等组件实现。英伟达方面表示，这一设计旨在减少跨计算裸片通信带来的额外开销，使所有核心能够通过统一的片上网络交换数据。
英伟达团队对媒体表示，随着云计算规模扩大，处理器设计越来越重视核心数量和整体吞吐量，芯粒化成为扩展处理器规模的重要方式，但这一趋势在一定程度上降低了单线程性能在设计中的优先级。而AI智能体的兴起让单个核心的执行效率重新受到关注。智能体执行任务时往往需要连续调用工具、运行代码、查询数据库，再根据结果决定下一步行动，这些流程包含串行操作、分支判断和数据访问，部分步骤必须等待前序任务完成。因此，即使服务器能够并行运行大量任务，单个任务的执行速度仍然会影响整个工作流程。
在核心微架构层面，Vera的Olympus核心采用10宽指令取指与解码前端、神经网络分支预测器和深度乱序执行等设计，并结合缓存预取机制改善数据访问。英伟达方面称，核心微架构与片上互连协同工作，共同影响处理器的实际性能。
单片计算裸片设计同样存在代价。将88个计算核心、大容量缓存和互连集中在一块裸片上，会增加裸片面积和设计复杂度，制造良率与成本控制面临更高要求。相比多芯粒方案，单片计算裸片在计算模块复用、核心规模组合以及不同功能采用不同工艺节点方面，灵活性相对有限。英伟达团队表示，公司会根据具体产品需求选择集成方案。
从行业来看，高性能CPU的集成架构正呈现多条路线并行的格局。AMD是较早将Chiplet大规模应用于主流CPU产品的厂商之一，其Zen架构逐步形成以计算芯粒为基础的模块化设计路线，将CPU计算核心与I/O功能分开，再通过不同裸片组合实现处理器规模扩展。以EPYC 9005系列为例，AMD通过配置不同数量的CCD提供不同核心规模的服务器处理器，使计算芯粒与I/O模块可分别采用更适合自身功能的制造工艺。在此基础上，AMD还通过3D V-Cache技术将额外L3缓存裸片垂直堆叠在计算芯粒上方，并在Instinct MI300A中实现CPU计算芯粒、GPU计算芯粒与HBM3内存的异构集成。
英特尔的Chiplet布局主要围绕Tile架构展开。从至强6系列开始，英特尔全面采用模块化Tile架构，将计算、内存和I/O等功能组织在不同Tile中，再通过封装互连组合成完整CPU。以至强6 P核系列Granite Rapids AP架构为例，其采用3块计算与内存Tile以及2块I/O Tile，计算与内存Tile采用Intel 3工艺，I/O Tile采用Intel 7工艺。按功能拆分Tile使英特尔能够根据产品定位调整计算资源和Tile配置，并针对不同模块选择相应制程，减少所有模块依赖最先进工艺带来的制造成本压力。随着Tile数量增加，芯粒间的数据交换对封装互连提出更高要求，英特尔为此采用EMIB等先进封装技术。
英伟达Vera CPU的单片设计表明，在AI工作负载结构变化的背景下，服务器CPU的架构选择正在出现新的分化。Chiplet路线在扩展性和制造成本方面具备优势，而单片大裸片则在单线程性能、缓存一致性和通信延迟上具备潜力。两种路线并非替代关系，而是对应不同的工作负载优先级。随着AI智能体类应用对CPU侧执行效率提出更高要求，处理器厂商在集成架构上的取舍将更加依赖具体场景，高性能CPU市场的架构竞争也将随之进入更细分的阶段。
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