IBM与西门子于10月14日宣布达成一项新的研究合作，双方将围绕IBM今年6月发布的纳米堆叠（nanostack）晶体管架构展开联合开发，目标是加速该技术的量产进程。根据IBM官方新闻稿，此次合作将结合IBM在半导体器件创新领域的技术积累与西门子在电子设计自动化（EDA）、工艺仿真、光刻优化及先进制造软件方面的能力。
纳米堆叠架构是IBM于2025年6月首次公布的三维纳米片设计方案。与当前主流技术将晶体管平铺在二维平面上并持续缩小间距的路径不同，纳米堆叠将晶体管垂直堆叠并错位排列，从而在相同面积内容纳更多晶体管。IBM公布的数据显示，在7埃（0.7纳米）节点下，该设计可在指甲盖大小的面积内集成近1000亿个晶体管，密度约为其2021年发布的2nm测试芯片的两倍。此外，该架构允许在每个堆叠层中使用不同的材料组合，从而独立优化各晶体管的性能与功耗。
在性能表现方面，IBM此前公布的研究结果显示，与2nm节点相比，纳米堆叠架构在同等功耗下可提升高达50％的性能，或在同等性能下降低高达70％的功耗。在VLSI 2026研讨会上，IBM还报告了纳米堆叠在SRAM上实现40％的微缩改进，这一进展对于AI工作负载所需的高带宽内存具有重要意义。
此次合作的具体内容包括开发纳米堆叠的先进虚拟模型，以便在芯片实际制造之前对性能进行建模、优化设计并解决潜在的制造难题。西门子EDA IC组合执行副总裁Ankur Gupta表示，将半导体微缩推进到埃米时代，需要在器件物理、EDA设计与制造软件以及制造工艺之间进行紧密的协同优化。
IBM研究总监Jay Gambetta在发布会上指出，纳米堆叠的意义不仅在于将晶体管做得更小，更在于重新发明芯片的构建方式，以提供显著更高的性能和能效。IBM硅技术研发副总裁Huiming Bu则将纳米堆叠定义为一个可扩展的晶体管平台，认为其代表了半导体行业从二维微缩向三维微缩转型的新范式。
从行业背景来看，随着传统二维微缩逼近物理极限，台积电、三星、英特尔等主要晶圆代工厂均在探索三维晶体管堆叠方案。IBM选择与西门子在EDA和制造软件层面深度合作，反映出先进制程研发中设计与制造协同优化的趋势日益显著。EDA工具在三维堆叠架构中需要解决热管理、应力分布、层间对准等新问题，这超出了传统二维设计工具的能力范围。
值得注意的是，IBM曾表示基于纳米堆叠技术的首批产品预计需要约五年时间才能由合作伙伴投入生产。此次与西门子的合作，正是为跨越从实验室研究到工厂量产之间的工程化鸿沟而设立。IBM近年来在半导体领域采取的模式是：在纽约州奥尔巴尼纳米技术中心完成前期研发，再通过合作伙伴将技术导入量产。此前IBM的2nm节点技术即通过该模式推进，其合作伙伴包括三星和英特尔。
截至发稿，双方未披露此次合作的具体财务条款和人员投入规模。纳米堆叠技术能否在五年内按计划进入量产阶段，以及EDA工具链能否同步成熟，将直接影响该架构在AI芯片和高性能计算市场的落地节奏。
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