9月1日，在2026 IDAS设计自动化产业峰会期间，国内数字EDA/IP企业上海合见工业软件集团股份有限公司（简称“合见工软”）发布多款自研EDA新品，其中包括国内首款三维芯片物理设计工具UniVista 3DIC Designer，以及面向先进工艺节点的收敛工具UniVista NodeClosure。此次发布填补了国产EDA在商用级3DIC物理设计及多款EDA智能体等领域的空白。
UniVista 3DIC Designer是合见工软此次发布的核心产品，专为国产先进工艺节点打造，可适配逻辑折叠与韬定律技术路线。该工具基于底层自研的真三维布局算法，打破了传统2D芯片设计在性能、功耗、面积上的物理限制，聚焦2-die/3-die逻辑折叠、多裸片异构堆叠等前沿架构。平台融合了自动化智能分区、跨Die多目标优化驱动、物理场感知放置以及CPU/GPU异构并行加速技术，帮助设计团队在短周期内实现时序、功耗、面积、热分布的全局平衡，完成从RTL/网表输入到最优3DIC架构的无缝闭环交付。
当前主流的3D封装EDA解决方案多由针对2.5D的传统平面工具扩展而来，仅能完成粗粒度的芯粒分层堆叠，主要面向芯粒、中介层、硅桥及HBM集成。面向逻辑折叠所需的单元级原生3D全局协同工具仍处于早期原型阶段。合见工软此次推出的UniVista 3DIC Designer，是国内首款基于原生三维重构的自主知识产权EDA工具，为逻辑折叠技术的规模化落地提供了工具支撑。
据介绍，UniVista 3DIC Designer的底层架构专为逻辑折叠和混合键合场景重构，依托原生真三维布局架构与GPU并行加速技术，解决了超大容量网表处理卡顿、跨裸片时序/布线/热密度多维度无法同步收敛、垂直HBV互连约束难以平衡、多层堆叠易出现局部热点、上下裸片面积失衡、总线长过高等工程难题。该工具的推出填补了国产高端算力芯片开发缺少自主可控三维物理设计底座的技术空白。
UniVista 3DIC Designer具备五大差异化核心优势。在智能架构探索与自动化分区方面，可面向10亿门级超大规模设计开展模块级、标准器件级混合自动网表分区，支持最小可行面积与最优堆叠方案的设计空间探索，同时兼顾Die内及Die间可布线性。在自动化跨Die物理设计与对齐方面，能够完成TSV、HBV高密度互连资源的自动分配与放置，支撑跨Die电压域自动对齐，并开展供电网络协同规划。
在目标驱动优化与3D协同放置方面，该工具围绕拥塞、线长、时序、面积、热功耗多维度并行优化，动态消除局部布线拥塞，探索全局最小化跨Die互连线总长，优先缩短关键路径跨Die距离，结合功耗密度与热感知策略防止局部热点。自动化3D时序闭合功能可自动生成跨Die时序约束与时序预算，一键输出复杂场景跨Die SDC文件，实现多Die之间时序协同收敛。此外，工具采用深度调优的CPU+GPU异构并行计算架构，兼容分布式集群多任务调度机制，以突破传统单核CPU算力瓶颈，缩短项目交付周期。
合见工软同期发布的UniVista NodeClosure工具，补齐了国产数字EDA后端ECO（工程指令变更）核心能力，面向先进工艺设计提供一站式敏捷设计收敛平台。该产品围绕人工智能、HPC等高性能芯片需求，采用物理感知增量优化架构，减少迭代次数，帮助设计团队在紧凑周期内完成设计收敛，同时可赋能国产晶圆厂落地定制化设计规则，提升芯片量产良率。ECO是数字芯片后端物理设计的核心环节，也是流片交付必不可少的工具，可在布局布线完成、临近流片时通过局部微创方式修复时序违例、逻辑缺陷和物理规则问题，避免全流程返工造成的成本损失。
随着AI算力芯片对集成度和性能的要求持续提升，三维集成电路被视为延续摩尔定律的重要路径之一。合见工软此次发布的产品矩阵，使国产EDA在三维芯片设计这一前沿领域具备了从物理设计到流程收敛的完整工具链能力。国产EDA工具在先进封装与三维芯片设计环节的逐步补齐，将为国内算力芯片的自主研发提供更多基础设施层面的选择。
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