AMD近日披露了Zen 6 CPU家族的架构细节。从整体设计看，Zen 6是Zen 5的自然演进，但在核心内部的多项结构上进行了重构，改进幅度接近当年从Zen 1到Zen 2的跨越。AMD测试数据显示，Zen 6整数运算性能提升14％，浮点性能提升11％，Zen 6c的IPC提升20％。
在分支预测方面，Zen 6将分支预测错误开销从Zen 5的3.5至4纳秒缩短至3至3.5纳秒。新架构可在L1指令缓存内实现每周期处理2个分支，当指令足迹超出L1缓存容量后降至每周期处理1个分支。AMD的优化重点在于提升分支目标缓冲器（BTB）的速度而非容量，分支预测单元精确度接近Zen 5，但执行速度更快。
解码环节的变化值得关注。Zen 5单线程只能使用一个解码集群，Zen 6提升至单线程可使用两个解码集群。整数运算方面，Zen 6恢复了Zen 4的NOP配对机制，每时钟周期最多可处理16个NOP，在配备相同的6个算术逻辑单元情况下，每时钟周期可完成5.96次64位加法运算，Zen 5为5.25次。AMD同时将整数乘法单元数量从3个减少至2个，理由是第三个整数乘法单元带来的性能提升不足以抵消其占用的芯片面积成本。
Zen 6家族的另一项结构性调整在于核心分化。Zen 5的经典核心与高密度核心在架构上几乎完全相同，区别仅在于单个CCD内的核心数量及每个核心分配的L3缓存大小。Zen 6则对Zen 6与Zen 6c进行了架构层面的差异化设计：Zen 6c的部分乱序执行结构容量更大，能同时处理更多指令，更好应对较高延迟；Zen 6侧重优化高频，Zen 6c则能更好容忍较高的内存延迟。
缓存与互连方面，Zen 6和Zen 6c分别采用12核和32核的CCD设计，每个核心均配备4 MB L3缓存。12核CCD拥有48 MB L3缓存，32核CCD拥有128 MB。L3缓存延迟从Zen 5的约47个周期增加至Zen 6的55个周期和Zen 6c的66个周期，原因可能是缓存容量增大以及网格互连节点数量增加。Zen 6通过更高的时钟频率抵消延迟增幅，Zen 6c则因低时钟频率和更大的CCX显著增加了延迟。
对服务器与数据中心市场而言，Zen 6与Zen 6c的架构分化意味着AMD在通用计算与高密度吞吐两类负载上采取更明确的差异化路线，其实际能效与每瓦性能表现将影响下一轮x86服务器平台的选型格局。
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